从Retimer到oDSP：高速互连芯片的千亿风口与国产突围战
1、高速互连芯片行业概况
高速互连芯片是一种高性能模数混合芯片，主要为数据高速、稳定传输提供核心支持，需具备高速率、低误码率、高可靠性等特性，技术门槛高。数据中心（含智算中心）是当前大算力发展的主要基础设施，计算、存储与互连三大功能相辅相成。高速互连芯片应用广泛且关键，主要用于服务器、存储设备、交换机等设备/链路间的高速互连，从而提升数据中心整体运行性能和处理能力。
行业产业链
资料来源：普华有策
（1）上游：制造与设计基础，决定性能上限和供应安全
高速互连芯片设计依赖EDA工具及SerDes、ADC/DAC、PLL、DSP等底层IP，具备“芯片+IP”能力的企业可形成从底层IP到终端芯片的协同。晶圆代工方面，oDSP、Retimer等数字处理密集品类向3nm等先进制程迁移，Driver/TIA等模拟芯片则依赖SiGeBiCMOS、InPHBT、CMOS等特色工艺，代工水平直接影响功耗、带宽和良率。封装测试环节，高速信号对封装、基板、连接器敏感，CPO、光电合封等趋势提升封装协同重要性；PCB覆铜板（M9级及以上）、连接器、铜箔、激光器、探测器、硅光PIC等配套材料与器件构成链路约束。总体看，中游芯片设计公司与上游代工、封测、材料环节强耦合，先进制程和特色工艺的可得性直接影响产品功耗、可靠性和量产能力。
（2）中游：高速互连芯片设计企业，产业链价值枢纽
中游包括SerDesIP授权商、Retimer芯片厂商、oDSP芯片厂商及交换/PHY等互连芯片厂商，典型模式为Fabless，核心作用是在复杂有损信道中完成信号均衡、重定时、整形和协议处理。商业模式上，既销售Retimer、oDSP等芯片，也对外授权SerDes等高速互连IP，IP积累带动芯片竞争力，芯片量产反馈又优化IP，形成“IP→芯片→应用反馈→IP优化”的生态飞轮。协同关系上，oDSP需与Driver、TIA、激光器、硅光/EML/VCSEL等光器件协同，Retimer需与交换机背板、网卡、服务器链路和协议适配；技术路线则呈分化态势，数字DSP/Retimer向先进制程和集成化演进，模拟Driver/TIA更依赖长期工艺迭代。中游是技术壁垒和生态壁垒的集中环节，既承接上游工艺能力，又定义下游链路方案。
（3）下游：光模块、设备与系统厂商，认证和放量关键
下游主要包括光模块厂商、交换机/服务器/网卡/存储设备商，以及云服务商、运营商和AI算力集群。oDSP是400G/800G/1.6T光模块核心器件，占物料成本约25%—35%，直接决定传输容量、距离和功耗；Retimer部署于服务器网卡、交换机背板或前面板，保障高速以太网链路信号完整性。云服务商、运营商和AI算力集群最终驱动400G/800G向1.6T及更高速率升级，放大高速端口和信号调理器件需求。下游客户认证严格、导入周期长、切换成本高，形成客户壁垒，但一旦进入供应链，粘性较强，并可通过量产反馈反哺芯片和IP迭代。
2、行业细分市场概况
（1）高速中继Retimer芯片市场概况
以太网Retimer是一种高性能模数混合芯片，通过提取输入信号时钟与数据信息，生成高质量时钟并对数据重新定时、整形，补偿传输损耗，解决串扰、回波损耗、符号间干扰、时序偏差及抖动等问题；同时支持数据变速、通道交叉、多路选择及FEC编解码，适应多种场景。数据中心内可部署于服务器网卡、交换机背板或前面板等位置，保障高速以太网连接信号完整性与可靠性。
全球市场受数据中心高速以太网代际升级与AI集群互连需求驱动快速上行：2021年13.43亿元增至2025年89.69亿元，CAGR60.76%。驱动主线：一是100G/200G向400G/800G及以上演进，端口速率与密度提升使链路损耗、串扰、抖动更易累积，Retimer更多纳入标准化配置；二是AI训练与云计算对带宽、稳定性、可用性要求提高，带动交换机、网卡及服务器互连高速端口渗透。预计2030年增至473.14亿元，2025—2030年CAGR39.46%。
中国市场受算力基础设施投入加码、高速以太网架构演进及AI带宽与稳定性需求驱动较快扩张：2025年20.20亿元，预计2030年143.65亿元，2025—2030年CAGR48.05%。
2025-2030年全球及中国以太网Retimer市场规模预测（亿元）
资料来源：普华有策
（2）高速光数字信号处理芯片概况
oDSP是光模块中的数字信号处理芯片，直接决定光模块传输容量、距离和单位bit功耗。光模块实现光电信号转换与传输，当前主流为400G/800G，1.6T及更高速率需求已出现。200G/400G/800G及以上长距离及相干传输通常必须使用oDSP，每个光模块搭载一颗。
工作机制：电口侧接收电信号，提取时钟和数据并重定时、整形，经光口侧送至Driver驱动激光器发射调制光信号；接收端探测器转换为电流，经TIA转换为电压，由oDSP恢复、整形后经电口侧输出，实现机柜间高速光互连。oDSP集成化成为趋势，可集成激光驱动器，直接对接硅光、EML、VCSEL等光器件，简化架构、减少组件、降低成本。oDSP在400G/800G光模块物料成本中约占25%—35%，随速率提升将进一步上升，是决定光模块性能和成本的关键器件之一。
全球光模块oDSP市场由2021年38.27亿元增至2025年180.59亿元，CAGR47.39%，核心驱动为云厂商AI基础设施投资带动400G/800G光模块及oDSP需求。随着1.6T量产部署，预计2030年达397.77亿元，2025—2030年CAGR约17.11%。中国2025年市场规模52.24亿元，1.6T商用将带来新增长，预计2030年达125.17亿元，2025—2030年CAGR19.09%。
2025-2030年中国模块oDSP市场规模预测（亿元）
资料来源：普华有策
3、行业技术水平特点
（1）信号完整性：从“补偿”上升为系统级约束
高速互连芯片需在链路损耗、串扰和抖动累积下维持信号可辨识度：Retimer经CTLE补偿高频衰减，再由CDR提取时钟、重采样以消除累积抖动；oDSP在电口侧和光口侧完成重定时与整形。随着单通道速率向224G乃至448G演进，约束已超出芯片内部均衡算法：448G/lane逼近无源信道极限，PCB需升级至M9级及以上超低损耗材料，板级互连向共封装迁移，连接器、基板、铜箔粗糙度等全链条均成为信号完整性约束。芯片设计须与信道特性、封装方案协同优化，技术水平越来越难以脱离封装和信道单独评价。
（2）功耗：从“可接受”变为硬性竞争维度
AI集群从数百颗GPU扩展至数千颗以上后，单芯片功耗差异被链路数量成倍放大。800G光模块中oDSP功耗约6—8W，已是光模块功耗主要来源；客户关注点从“能否运行”转向“每传输1bit消耗多少能量”，低功耗成为DSP竞争“生死线”。博通在同等工艺下功耗可比第二梯队低30%—40%，壁垒不仅在架构设计，更在定制数字综合库、系统级IP和设计方法学积累，功耗差距并非单纯制程领先所致。
（3）工艺与架构：先进制程与异构集成并行，路线开始分化
数字处理密集品类继续向先进制程迁移：oDSP先进工艺已至3nm，224GSerDes收发器已有3nmFinFET实现，功耗效率约3pJ/bit，可在42dB插入损耗下实现post-FEC无误码；Retimer亦进入3nm节点，采用30-TapFFE加16-Tap反射消除均衡架构恢复40dB以上224G链路。但并非所有环节遵循同一制程逻辑：Driver/TIA等模拟芯片核心指标为带宽、噪声和线性度，工艺涵盖SiGeBiCMOS、InPHBT、CMOS，壁垒在长期工艺迭代而非制程微缩，国产模拟电芯片突破难度高于数字DSP。同时，SerDes底层器件架构处于FinFET向GAA过渡、背面供电引入、3D集成扩展节点，在提升能效和信号完整性的同时，也带来热管理、可靠性及数字/混合信号/模拟协同优化新复杂度。
（4）集成化：功能边界向系统两端延伸
集成化形态因品类而异：oDSP正集成激光驱动器，直接对接硅光、EML和VCSEL，简化光模块架构、降低成本与功耗；Retimer向多协议兼容演进，单颗芯片可同时支持UALink、ESUN和以太网，适应AIScale-Up协议并存现实。DSP与硅光正从独立器件叠加走向联合优化，DSP算法、SerDes、驱动器和PIC协同设计成为更高门槛；CPO将光引擎与交换ASIC共封装，压缩电互连长度，对功耗密度和封装协同提出不同于可插拔形态的要求。技术领先正从“单芯片性能领先”转向“在特定系统架构下提供可落地链路方案”。
（5）国产化的技术水平位势：量产追赶与工程化差距并存
SerDes速率上，海外头部厂商已推进至224G，国内厂商主要集中在112G，晟联科、芯潮流、合见工软等已展开布局；oDSP领域已有国内厂商依托自研112GSerDes推出400G/800GoDSP并实现产业化，属稀缺突破。中国厂商正在中低速及部分高速场景实现国产替代，高端环节仍由海外龙头主导。更关键差距不在“能否做出对应速率产品”，而在同等工艺下的功耗、良率一致性和大规模量产工程化能力；博通同等工艺功耗低30%—40%指向设计库、系统级IP和长期迭代形成的工程化壁垒。国产高速互连芯片当前定位是：速率节点快速逼近，但功耗效率、工艺协同和系统级验证经验仍处于从“能做”向“好用、耐用、规模可用”过渡的阶段。
4、行业主要壁垒
（1）技术壁垒：跨域协同与长期工程经验构成底层门槛
高速互连芯片需对高频模拟电路与高速数字逻辑协同设计，在复杂有损信道中完成信号均衡与恢复。随着单通道速率向224G甚至更高演进，器件带宽极限、信号严重失真、功耗与性能平衡等挑战叠加，要求企业长期积累跨系统算法、模拟、数字、光电等系统工程经验。其核心能力覆盖SerDes、ADC/DAC、PLL、DSP等，新进入者往往难以同时突破性能与可靠性双重门槛。技术壁垒的本质不是单点电路设计，而是跨领域协同和长期产业化迭代形成的工程化能力。
（2）生态壁垒：“芯片+IP”双向飞轮放大先发优势
构筑互连“芯片+IP”完整生态，需横跨数字设计、模拟电路、协议算法、SoC设计、系统验证等多方面并持续迭代。高速互连芯片先进性往往与底层互连IP深度相关：优质IP积累带动芯片竞争力提升，芯片量产后的应用反馈又驱动底层IP针对场景和系统需求优化，形成“IP→芯片→应用反馈→IP优化”的良性循环，最终积累为从核心互连IP到各类型互连芯片的高壁垒产品矩阵。新进入者难以在短时间内复制这一生态闭环，生态壁垒因此具有自我强化特征。
（3）高端人才壁垒：复合型人才稀缺且培养周期长
集成电路设计对人才的专业深度、实战经验和综合管理能力要求日益提高，而高端人才培养需长时间学习与实践，供给相对稀缺。高速互连芯片尤其需要横跨模拟、数字、算法、光电和系统验证的复合型团队，新进入者较难在短时间内组建专业、优秀的人才团队。人才壁垒直接制约研发组织能力和技术迭代速度。
（4）客户壁垒：认证周期长、切换成本高形成订单锁定
高速互连芯片是有线通信核心元器件，可靠性和稳定性至关重要，下游客户选择供应商严格谨慎。厂商需通过严格的产品质量及技术审核才能成为合格供应商；光模块或系统设备商导入一款新高速互连芯片通常需要一年甚至更久，前期技术规格确认及试验投入较大。供应商体系进入门槛高，且客户在一定时期内会稳定使用该品牌芯片开发和生产，粘性较强，从而对竞争对手形成客户壁垒。客户壁垒的本质是验证成本、切换风险和长期信任共同作用。
5、高速互连芯片行业面临的机遇与挑战
（1）面临的机遇
1）国家政策提供有利环境
国家通过财政补贴、税收优惠等政策支持集成电路发展，且《“十五五”规划的建议》将AI及算力基础设施列为重点，为智算中心、6G通信、汽车电子等前沿领域的互连芯片需求带来爆发式增长。
2）下游自主可控需求强烈
在国际贸易摩擦背景下，国内AI与数据中心厂商高度重视自主可控。随着国内头部云厂商、XPU芯片企业及光模块企业（2025年全球前十占七席）全球份额跃升，具备成本与服务优势的国产互连芯片将成为国内厂商的主要选择。
3）算力需求驱动技术与场景拓宽
AI训练集群规模化部署及海量数据爆发，使互连芯片成为算力底座的关键支撑。应用场景从传统云服务向智算中心、汽车电子等加速拓展，为具备全栈设计能力的企业带来224G及以上速率突破的机遇。
（2）面临的挑战
1）技术迭代快与制造工艺劣势
芯片设计技术迭代快、资金投入大。同时，国内晶圆代工厂与国际头部存在差距，导致适配国产制造工艺的互连芯片在快速迭代的高端市场中处于相对劣势。
2）高端技术与人才储备不足
互连芯片（特别是模数混合芯片）对研发人员要求极高。国内企业整体仍处“跟随状态”，高端、专业人才十分紧缺，是制约行业快速发展的瓶颈。
3）地缘政治不确定性
高端芯片性能提升需依赖先进制造工艺与封装技术。全球经济波动和地缘政治紧张局势可能导致供应链中断、市场需求波动及贸易限制，直接威胁企业的供应链安全与日常运营。
6、行业竞争格局及主要企业
（1）高速中继Retimer芯片
以太网Retimer芯片市场由Broadcom、Marvell、Credo、AsteraLabs等海外厂商主导，合计份额超85%，本土企业正逐步崛起。集益威于2023年基于自研56GSerDes推出支持400G/800G以太网数据传输的板级Retimer芯片，已通过AI数据中心头部客户验证并批量供货，为国内AI、数据中心及网络设备关键链路信号再生提供稀缺国产化选择。2025年，其单通道56G中继Retimer芯片国内市场份额居国内第四、国产厂商第一，获下游高度认可，实现400G/800G以太网Retimer芯片自主可控。未来，集益威将依托先发量产优势和工程交付经验占据国内供给侧关键卡位，并研发112G/224G代际产品，加速国产以太网Retimer芯片在高端平台渗透。
（2）高速光数字信号处理oDSP芯片
全球光模块oDSP芯片市场由Broadcom与Marvell寡头垄断，合计市占率约80%，主导AI及数据中心等高端场景。国产厂商正逐步突围：集益威于2025年依托自研112GSerDes推出400G/800GoDSP芯片，成为国内稀缺实现单通道112G速率oDSP产业化的厂商，产品已批量应用于龙头光模块厂商的400G/800G模块，为国产高速光模块核心部件提供自主可控的供应链保障。随着算力基建对供应链自主可控需求提升，本土厂商正加速技术突破。
行业主要企业
资料来源：普华有策
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